Синтезируемая RTL-модель сложно-функционального блока процессорной системы NMU на базу ядра NMC3

Блок процессорной системы NMU состоит из СФ блока процессорного ядра NMC3, СФ блока упаковки/распаковки (PU), двух таймеров, блока адресных генераторов, шинного коммутатора и четырех банков памяти 16Кх64. 

Обмен данными с другими процессорными системами и/или памятью внешней по отношению к процессорной системе NMU осуществляется через шины MB1, MB2 (инициатором обмена является ядро NMC3 или блок упаковки/распаковки) или по шине SB (инициатором обмена является какая-либо внешняя процессорная система, внешний контроллер ПДП и т.д.).

Обмен данными ядра NMC3 с памятью осуществляется с помощью шести 64-разрядных шин: команд (IB), скалярных данных (SDB), векторных входных данных (VDIB), весов (WB), векторного регистра (VRB) и векторных выходных данных (VDOB). Управление периферийными устройствами, входящими в состав системы осуществляется по периферийной шине (PB). Формирование адресов для доступа в память осуществляется блоком адресных генераторов, который получает запрос на обмен данными с памятью от ядра NMC3 (начальный и конечный адрес, смещение, число обращений) и затем сам формирует адреса и управляет шинным коммутатором, освобождая от этого процессор. 

Благодаря 6 шинам ядра NMC3 и наличию в блоке 6 адресных генераторов, возможно осуществить до шести операций ввода-вывода за один такт.

Управление прерываниями другим процессорным системам осуществляется через системный контроллер процессорной системы NMU. Данный контроллер содержит программно доступный со стороны NMC3 периферийный регистр, который формирует прерывания другим внешним по отношению к процессорной системе NMU процессорным системам. Для формирования прерываний от внешних процессорных систем и/или устройств предусмотрен контролер внешних прерываний, который позволяет подключить к процессорной системе NMU до 16 внешних прерываний.

Часто задаваемые вопросы