Синтезируемая RTL-модель сложно-функционального блока ядра высокопроизводительного процессора цифровой обработки сигналов с векторно-конвейерной VLIW/SIMD архитектурой NMC3

Сложно-функциональный блок NMC3 предназначен для использования в качестве основного или дополнительного процессорного узла в системах на кристалле, интенсивно применяющих цифровую обработку сигналов.

Архитектура NMC3 позволяет эффективно решать широкий круг задач, включая различные векторно-матричные вычислительные операции, вычисление преобразования Фурье, Адамара и прочих, цифровую фильтрацию, цифровую коммутацию. NMC3 может быть использован в качестве базового элемента при построении многопроцессорных параллельных вычислительных систем.Отличительными особенностями СФ-блока NMC3 являются

• 32/64-разрядное RISC-ядро.
• 64-разрядный векторный сопроцессор.
• Интерфейс запроса на обмен с памятью:
  • 32-разрядная шина начального адреса (ADDR);
  • 32-разрядная шина смещения (BIAS);
  • 38-разрядная шина последнего адреса (LADDR);
  • 5-разрядная шина числа требуемых данных (CNT);
  • 4-разрядная шина типа запроса (IOP);
  • сигнал готовности (IOP_RDY);
• Интерфейс выборки команд:
  • 64-разрядная входная шина команд (IB);
  • сигнал строба (IB_STRB);
  • сигнал готовности (IB_RDY);
• Интерфейс обмена скалярными данными:
  
  • 64-разрядные входная и выходная шины скалярных данных (SDIB и SDOB);
  • сигналы строба (SDIB_STRB и SDOB_STRB);
  • сигналы готовности (SDIB_RDY и SDOB_RDY);
  • 5-разрядная шина кода периферийного регистра источника/приемника.
• Интерфейс обмена векторными данными:
  
  • 64-разрядная входная шина весов (WB);
  • 64-разрядная входная шина векторного регистра (VRB);
  • 64-разрядные входная и выходная шины векторных данных (VDIB и VDOB);
  • сигналы строба (WB_STRB, VRB_STRB, VDIB_STRB и VDOB_STRB);
  • сигнал готовности (WB_RDY, VRB_RDY, VDIB_RDY и VDOB_RDY).
• Ускоренная загрузка матрицы весовых коэффициентов в векторный операционный узел в темпе один вектор за один процессорный такт.
• Одновременное выполнение до шести операций ввода/вывода за один процессорный такт.

Часто задаваемые вопросы